1、隨著電子產(chǎn)品的普及，閃存作為當今主流的存儲載體得到迅速地推廣，其技術也得到迅猛地發(fā)展。分離柵快閃存儲器，作為閃存的一種，由于具有高效的編程速度以及完全避免過擦除的能力，無論是在單體還是嵌入式產(chǎn)品方面都得到了人們更多的關注。目前，分離柵快閃存儲器已被廣泛地應用于個人電腦、數(shù)碼器材、移動終端、智能卡等產(chǎn)品。
　　本文首先介紹了分離柵快閃存儲器的工作原理及70nm分離柵工藝快閃存儲器的實現(xiàn)方法。該分離柵結(jié)構的快閃存儲器，采用源端溝道熱電

2、子注入(Source-Side Hot Electron injection)機制進行編程操作，采用浮柵和擦除柵兩層多晶硅間電場增強型隧穿(Poly-to-Poly Enhance Tunneling)進行擦除操作，具有著良好的可靠性能和數(shù)據(jù)保持能力。
　　隨著閃存市場高集成度的發(fā)展需求，分離柵快閃存儲器的尺寸也在逐漸地縮小。在這一縮微過程中其面臨著擦除效率低下和編程存在干擾的問題。在擦除過程中，由于在70nm節(jié)點分離柵閃存中不再

3、特意采用浮柵尖角(tip)，沒有足夠的浮柵到擦除柵的正向隧穿電壓，浮柵中部分電子容易被其和擦除柵間的隧穿氧化膜介質(zhì)俘獲，從而無法徹底擦除。在編程過程中，雖然其分離柵結(jié)構有高效的編程機制，但是未被編程的單元由于與正在被編程的單元共享位線或者字線，受所加電壓的影響而被編程。原因是分離柵溝道帶帶隧穿效應產(chǎn)成的電子-空穴對，在浮柵氧化層發(fā)生隧穿并導致浮柵閾值電壓減小，發(fā)生了編程干擾現(xiàn)象。本文通過大量實驗，從結(jié)構和工藝優(yōu)化方面探討對于分離柵快閃存