基于UVM可重用驗證平臺的研究.pdf_第1頁
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文檔簡介

1、隨著集成電路工藝與設計能力的不斷發(fā)展,SoC設計規(guī)模與復雜度持續(xù)增加。這使得SoC驗證工作的難度也日益增長,SoC的驗證工作已成為集成電路設計過程中的嚴峻挑戰(zhàn)。本論文針對驗證開展研究,在研究分析SystemVerilog驗證語言和通用驗證方法學(UVM)的基礎上,對SoC/IP的驗證特征與驗證需求進行分析,根據(jù)SoC中IP模塊的相關協(xié)議規(guī)格搭建了驗證平臺,編寫了通用驗證組件。并根據(jù)驗證方法、通用驗證組件討論了如何將驗證平臺重用于其他IP

2、模塊和系統(tǒng)級模塊等核心問題。
  在設計驗證階段,首先分析了SoC體系結構,提出驗證需求。利用UVM搭建驗證平臺。對于驗證平臺的結構,采用總線接口模型與抽象層次化結構相結合的形式,為下一步SoC/IP驗證平臺的設計實現(xiàn)打下基礎。為保證驗證平臺具有可重用性的驗證需求,文中選取 APB、UART總線接口模型作為通用組件,設計頂層控制模塊環(huán)境嵌套APB與UART通用組件子環(huán)境。在低層次組件中加入隨機約束、事務項、phase機制,實現(xiàn)驗證

3、的隨機性、可控性。在驗證實施階段,根據(jù)UART設計模塊,分解覆蓋點采用隨機事務級激勵編寫測試項,在僅通過一條測試項的情況下,代碼覆蓋率與功能覆蓋率分別達到99.60%與100%,以此說明該驗證平臺有效提高了測試效率。仿真結束后自動生成執(zhí)行報告,記錄驗證環(huán)境運行的驗證組件、寄存器配置信息,并通過UVM_INFO標示transaction傳輸時正確與錯誤的信息。
  在探究驗證平臺可重用性階段,選取 SPI待測模塊,運用相同的驗證平臺

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