1、隨著集成電路規(guī)模的不斷增大，電路性能提升的同時(shí)也給設(shè)計(jì)和驗(yàn)證工作帶來(lái)了新的挑戰(zhàn)。在傳統(tǒng)的超大規(guī)模集成電路的設(shè)計(jì)流程中，硬件的設(shè)計(jì)與軟件的設(shè)計(jì)工作是分開(kāi)進(jìn)行的，并且軟件的設(shè)計(jì)往往要滯后于硬件，在整合軟硬件時(shí)如果想要對(duì)設(shè)計(jì)進(jìn)行修改又不得不重新劃分軟硬件的職能，并從頭開(kāi)始設(shè)計(jì)。這就帶來(lái)了時(shí)間和精力上的浪費(fèi)。對(duì)于驗(yàn)證而言，使用傳統(tǒng)高級(jí)語(yǔ)言的驗(yàn)證程序與周期精確的硬件描述語(yǔ)言進(jìn)行混合仿真，速度很慢，往往會(huì)導(dǎo)致整個(gè)進(jìn)度的滯后。這在追求產(chǎn)品快速更新?lián)屨?/p>

2、市場(chǎng)的今天是難以忍受的。為了解決以上的問(wèn)題，可以在設(shè)計(jì)流程中使用SystemC語(yǔ)言先進(jìn)行系統(tǒng)級(jí)的設(shè)計(jì)，軟硬件的設(shè)計(jì)工作可以同步進(jìn)行。各個(gè)單元采用事務(wù)級(jí)的建模方法，設(shè)計(jì)周期更短并且仿真速度比傳統(tǒng)的RTL模型快2~3個(gè)數(shù)量級(jí)，通過(guò)驗(yàn)證后再將軟硬件翻譯成對(duì)應(yīng)的高級(jí)語(yǔ)言和硬件描述語(yǔ)言，從而達(dá)到節(jié)約時(shí)間的目的。
　　本文設(shè)計(jì)的1553B總線事務(wù)級(jí)模型是實(shí)驗(yàn)室事務(wù)級(jí)SoC驗(yàn)證平臺(tái)的一部分，可以對(duì)基于1553B總線的IP核完成快速的驗(yàn)證工作。采

3、用SystemC語(yǔ)言進(jìn)行事務(wù)級(jí)的建模，建模標(biāo)準(zhǔn)采用的是TLM2.0，模塊之間的通訊更加規(guī)范。首先介紹1553B總線的應(yīng)用背景、發(fā)展現(xiàn)狀以及對(duì)其進(jìn)行建模的必要性，利用SystemC進(jìn)行事務(wù)級(jí)建模的機(jī)制，接著提出了1553B總線模型的整體設(shè)計(jì)方案，完成總線控制器接口（BC接口）、遠(yuǎn)程終端接口（RT接口）和事務(wù)級(jí)總線通道的設(shè)計(jì)工作。在總線模型的各個(gè)部分設(shè)計(jì)工作完成后，為其搭建測(cè)試平臺(tái)并提出兩種測(cè)試方案，一是對(duì)其功能點(diǎn)進(jìn)行點(diǎn)對(duì)點(diǎn)的測(cè)試，驗(yàn)證功能

4、的正確性，二是采用對(duì)1553B總線16bit指令字進(jìn)行窮舉的方式對(duì)總線模型進(jìn)行全覆蓋測(cè)試，評(píng)估模型的仿真速度。通過(guò)初步的測(cè)試后將該事務(wù)級(jí)總線模型掛載到LEON3 SoC驗(yàn)證平臺(tái)上進(jìn)行最終的測(cè)試，并在1553B總線模型的RT端掛載一個(gè)真實(shí)的IP----DES密碼算法模塊，完成總線模型的驗(yàn)證工作。經(jīng)驗(yàn)證該1553B總線事務(wù)級(jí)模型功能實(shí)現(xiàn)正確，成功完成了與SoC驗(yàn)證平臺(tái)的通信，并且相比于傳統(tǒng)的RTL模型提高了仿真速度，可以用于1553B總線I