1、隨著圖像采集及傳輸技術的高速發(fā)展，大量的數(shù)字化圖像信息已經(jīng)遍布在科學研究、航空航天、交通、數(shù)碼產(chǎn)品、機器視覺等領域，所以為了解決圖像數(shù)據(jù)存儲速度和容量問題，本設計選擇DDR3 SDRAM存儲器緩存CMOS圖像數(shù)據(jù)；從時序控制方面考慮，F(xiàn)PGA芯片的硬件資源比較豐富，且擁有較高的時鐘頻率，能夠以快速高效的方式對時序邏輯電路和復雜的組合邏輯電路進行控制，所以為了實現(xiàn)大容量、高速率的圖像采集及傳輸，本課題采用FPGA與DDR3 SDRAM相結

2、合的設計方案進行設計。
　　本文所研究的圖像采集及傳輸技術主要針對型號為 MT18JSF25762AY-1G1的DDR3 SDRAM存儲器進行設計，這是Micron公司推出的一款產(chǎn)品。本文研究的內(nèi)容主要包括FPGA硬件電路設計和FPGA程序設計。
　　本文首先對主要器件 MT18JSF25762AY-1G1的工作原理、工作過程及工作時序給出詳細介紹。隨后從硬件電路設計和程序設計兩個方面分別闡述設計過程。在硬件電路方面，考慮到

3、存儲的速度、帶寬、大數(shù)據(jù)量及設計復雜程度，我們選擇DDR3 SDRAM和Cameralink協(xié)議相結合的設計方案，并分析了設計的整體結構及主要器件選型。接下來分別介紹了FPGA最小系統(tǒng)電路、CMOS圖像傳感器驅動電路、DDR3 SDRAM接口電路及Cameralink接口電路的實現(xiàn)過程；在FPGA程序設計方面，本文主要介紹了FPGA程序設計的開發(fā)環(huán)境和開發(fā)語言，實現(xiàn)了DDR3 SDRAM存儲器控制器設計，該控制器采用Altera公司最新