1、隨著多媒體技術的發(fā)展，H.264視頻編碼在人們的日常生活中得到了越來越廣泛的應用。然而，H.264編碼需要對外部存儲單元進行很大數(shù)據(jù)量的讀寫訪問，訪存成了H.264視頻實時編碼的瓶頸，本課題的目標是針對1280×720分辨率的H.264視頻編碼需求，設計一個支持30fps編碼的高性能存儲控制器。
　　論文首先評估了不同DRAM存儲器的性能、功耗、成本和易用性，決定選擇DDR SDRAM控制器作為設計目標，然后介紹了DDR SDRA

2、M的原理和通用DDR SDRAM控制器的結構，分析了H.264編碼訪存操作的數(shù)據(jù)帶寬需求和讀寫效率。H.264編碼的訪存瓶頸在于參考幀數(shù)據(jù)和當前幀數(shù)據(jù)的讀取操作，論文針對這兩種訪存情況提出了相應的優(yōu)化方法。針對讀取參考幀數(shù)據(jù)量大并具有重復性的問題，采用參考幀預取的方法，設計了基于宏塊行的緩沖區(qū)，使得在垂直方向上能夠最大程度地復用參考幀數(shù)據(jù)，避免重復從DDR SDRAM中讀取數(shù)據(jù)，同時，采用分片編碼的方式來減小參考幀緩沖區(qū)的大小。針對當前

3、幀數(shù)據(jù)讀取效率低的問題，設計了當前幀預取緩沖區(qū)，配合DDRSDRAM的塊傳輸特性，連續(xù)預讀取多個宏塊，減少從DDR SDRAM讀取數(shù)據(jù)所花費的額外時鐘周期，提高數(shù)據(jù)讀取效率。論文在通用的DDR SDRAM控制器的基礎上，集成了以上兩個優(yōu)化方案，設計了專門用于H.264編碼的DDR SDRAM控制器。
　　論文搭建了H.264編碼的SoC仿真驗證平臺，實驗結果表明，對于1280×720分辨率的視頻編碼，參考幀操作減少了75％，當前幀