1、由于低供電電壓、低功耗、高集成度、便于實現(xiàn)VLSI片上集成等優(yōu)勢，CMOS圖像傳感器逐漸成為市場主流產(chǎn)品，隨著工藝的進步，CMOS圖像傳感器的面積越來越小，使其在高清領域的應用成為可能。目前，已出現(xiàn)4K×4K像素的高分辨率CMOS圖像傳感器，制約CMOS圖像傳感器分辨率的一個重要因素是讀出電路的面積和功耗，在便攜式產(chǎn)品中功耗問題更加嚴重，本文旨在研究高精度低功耗的讀出電路和其中模數(shù)轉(zhuǎn)換器(ADC)的設計。
　　文中詳細分析了讀出電

2、路架構(gòu)的選取以及模數(shù)轉(zhuǎn)換器的選擇原則，單積分型ADC由于其結(jié)構(gòu)簡單、功耗低、用在列并行結(jié)構(gòu)中一致性好等特點，被廣泛應用于讀出電路中。本文針對Two-Step SSADC進行了深入的研究，通過MATLAB建模分析了各種非理想因素，從而得出了必須的設計參數(shù)。設計中采用了14bit、70MHz的DAC作為列并行ADCs的Vramp Generator，消除了傳統(tǒng)單積分型ADC因為工藝誤差、溫度系數(shù)以及時鐘誤差等因素而使轉(zhuǎn)換精度受到限制的缺點。

3、DAC作為全局共用的Vramp Generator降低了系統(tǒng)的整體功耗。文中較為全面的總結(jié)了高精度DAC的設計方法步驟，具體的分析了設計過程中各個參數(shù)的計算方法，并且研究了DAC的幾種校準方法。在GLOUBLEFOUNDRY0.18um IC工藝下實現(xiàn)了14bit的電流舵型DAC，仿真表明滿足設計要求。
　　本文在GLOUBLEFOUNDRY0.18um IC工藝下，實現(xiàn)了14bit、100KHz的512列的列并行單積分ADCs，