1、本文研究?jī)?nèi)容是為“十一五”預(yù)研項(xiàng)目《高性能軍用網(wǎng)絡(luò)處理器技術(shù)》做技術(shù)儲(chǔ)備。本文在考查RISC引擎在網(wǎng)絡(luò)處理器SoC中應(yīng)用的基礎(chǔ)上，重點(diǎn)研究了RISC的指令流水線技術(shù)，并給出一個(gè)簡(jiǎn)單的設(shè)計(jì)實(shí)現(xiàn)方案，在此設(shè)計(jì)中增加了CRC32并行計(jì)算功能。 本文分三個(gè)部分： 首先，介紹了RISC引擎在網(wǎng)絡(luò)處理器SoC中的重要作用。 其次，考察了RISC的指令流水線關(guān)鍵技術(shù)。對(duì)于指令流水線引起的數(shù)據(jù)冒險(xiǎn)和控制冒險(xiǎn)，以及解決數(shù)據(jù)冒險(xiǎn)和控

2、制冒險(xiǎn)的方法和由此發(fā)展起來的RISC結(jié)構(gòu)方案，給予了詳細(xì)的闡述。重點(diǎn)研究通過旁路技術(shù)、寄存器換名和保留站等技術(shù)方法來解決數(shù)據(jù)冒險(xiǎn)問題；研究采用暫停流水線和動(dòng)態(tài)分支預(yù)測(cè)等技術(shù)方法來解決控制冒險(xiǎn)問題；同時(shí)還研究了基于硬件的預(yù)測(cè)法和多發(fā)射技術(shù)等高級(jí)RISC流水線結(jié)構(gòu)。 最后，本文研究了一個(gè)開源的RISC體系結(jié)構(gòu)——0penRISC，并參考OpenRISC用Verilog HDL實(shí)現(xiàn)了RISC指令流水線；在此基礎(chǔ)上，對(duì)這個(gè)RISC指令流