1、可重構計算系統(tǒng)作為一種新的計算平臺，將傳統(tǒng)通用微處理器的可編程性同硬件電路基于空間并行的執(zhí)行方式結合起來，打破了硬件和軟件之間傳統(tǒng)的劃分界線。既能夠提供近似于專用集成電路的執(zhí)行效率，又可針對不同計算任務進行不同的優(yōu)化，擁有類似于通用微處理器的靈活性。 目前可重構計算系統(tǒng)的硬件體系結構多是采用將可重構硬件作為協(xié)處理器同一個通用微處理器核耦合在一起，二者在硬件結構上的差異導致前者只適合執(zhí)行程序中計算量大、控制簡單的那部分“計算密集型

2、”代碼，由后者執(zhí)行剩余的控制比較復雜、計算量較少的代碼。因此需要根據程序代碼自身的性質，對其進行軟硬件劃分，確定使用可重構硬件執(zhí)行的代碼，以及在通用微處理器核上的代碼。此外可重構硬件只能使用硬件描述語言進行編程的特性也是限制可重構計算系統(tǒng)被廣泛使用的重要因素之一。 為在編譯過程中自動對輸入的高級語言編寫的源程序進行軟硬件代碼劃分，并將其中使用可重構硬件執(zhí)行的代碼自動轉換成HDL程序，本文從以下三個方面開展相應的研究工作：

3、 底層可重構硬件建模。為在編譯過程中有效地對輸入程序進行軟硬件代碼劃分，必須了解底層計算平臺的硬件結構，因此需要在研究現(xiàn)有模型及其建模方法的基礎上，提出一個合適的建模方法，能夠清晰、準確地描述可重構硬件的硬件結構和特征參數(shù)，進而向編譯器提供軟硬件代碼劃分所需要的各種參數(shù)信息。 代碼自動轉換技術和電路圖布局方法?？芍貥嬘布捎妙愃朴趯Ｓ眉呻娐返挠布?zhí)行方式，為快速而準確地計算一段程序代碼在可重構硬件上的執(zhí)行時間，以及在片上構建相

4、應電路所需的配置時間，提高軟硬件代碼劃分的效果，需要使用代碼自動轉換技術，根據輸入的源程序生成一個電路圖，并使用一個布局算法將該電路圖映射到可重構硬件上某個指定的區(qū)域內，進而按照一定規(guī)則計算其硬件執(zhí)行時間和配置時間。由于目前可重構硬件只能使用硬件描述語言(HDK)進行編程，還需要根據電路圖自動生成對應的HDL程序。 軟硬件代碼劃分技術?？芍貥嬘嬎阆到y(tǒng)中擁有微處理器核以及可重構硬件這兩個相對獨立，能夠并行工作的計算部件，因此需要在

5、研究現(xiàn)有劃分方法的基礎上，結合任務調度方法和減少配置開銷技術，提出一個更為有效的軟硬件代碼劃分技術，充分利用微處理器核與可重構硬件能夠并行工作這一特性，以及程序中潛在的數(shù)據并行性，減少程序運行過程中的系統(tǒng)重構開銷，縮短程序執(zhí)行時間，提高系統(tǒng)性能。本文的研究工作成果及創(chuàng)新特色如下： 1)提出一種基于資源種類和位置信息的FPGA硬件結構建模和描述方法。按照片上硬件資源的種類、位置和數(shù)量信息對FPGA的硬件體系結構進行建模，并采用一種

6、層次化描述方法對模型進行描述。實驗表明，這種建模方法是可行的。 2)提出一種基于IP核的代碼轉換機制。在已有IP核庫支持下，通過將程序數(shù)據流圖中的結點按照其執(zhí)行的操作替換為對IP核實例的調用，自動生成該段程序對應的電路圖，在對其進行流水段劃分后，自動生成相應的HDL程序。IP核的HDL代碼是預先生成的，使得自動生成電路圖的HDL程序變得非常簡單，同時IP核內部的資源都已事先完成布局和布線，減少了編譯過程中需要進行的硬件綜合以及布

7、局布線的工作量，可以減少編譯過程所需時間。實驗表明，該種代碼轉換機制能夠有效降低自動生成HDL程序的難度。 3)提出一種用于將電路圖映射到可重構硬件上的布局算法。該算法在已有IP核庫以及底層可重構硬件結構模型的支持下，在可重構硬件上一個指定的區(qū)域內，對使用基于IP核代碼轉換機制得到的程序電路圖進行布局。同現(xiàn)有任務布局算相比，第一，允許任務之間通過片上資源進行數(shù)據通信；第二，能夠將使用特殊資源的任務圖布局到擁有特殊資源的可重構硬件

8、上。實驗結果顯示，相對于現(xiàn)有EDA工具中的布局器，布局速度平均能夠提高4個數(shù)量級，同時也直接顯示出基于IP核代碼轉換機制的優(yōu)勢。 4)提出一種基于鏈式調度的軟硬件代碼劃分技術。通過將鏈式調度與代碼劃分結合起來，使用在編譯過程中估計的程序運行時間作為評價一個劃分方案好壞的標準；并在調度過程中通過配置預取，用程序中的有效計算掩蓋可重構硬件的重構開銷，減少程序執(zhí)行時間，充分發(fā)揮系統(tǒng)的性能。實驗結果表明，同現(xiàn)有劃分方法相比，能夠將程序執(zhí)