1、當集成電路的特征尺寸發(fā)展到90nm時,MOS器件的柵介質(zhì)層厚度將至2nm以下,僅相當于幾個原子的厚度。在電源電壓與柵介質(zhì)層厚度不再等比例減小的情況下,柵介質(zhì)層內(nèi)的電場強度不斷增加,導致的經(jīng)時擊穿(TDDB)問題越來越受到人們的關注并成為集成電路的主要失效機理之一。
　　目前,電子產(chǎn)品的故障預測與健康管理(PHM)技術得到廣泛的認可,無論從成本的節(jié)省,還是避免故障的發(fā)生,都具有較大的優(yōu)勢。電子產(chǎn)品的PHM技術方法主要有三種:預兆單元

2、法、失效先兆監(jiān)測指針法和壽命消耗監(jiān)控法。本文基于 PHM技術的預兆單元法,設計了一種監(jiān)測 MOS晶體管經(jīng)時擊穿的失效預警電路。主要包括互不交疊的時鐘模塊、應力電壓產(chǎn)生模塊、降壓模塊和輸出模塊等電路。其中,互不交疊的時鐘模塊為應力電壓產(chǎn)生模塊提供兩個不交疊的時鐘信號驅(qū)動;應力電壓產(chǎn)生模塊采用了一種新型升壓電荷泵電路,該電荷泵在輕負載時能產(chǎn)生較高的輸出電壓,并且在產(chǎn)生高壓應力的同時,避免自身 MOS晶體管的柵介質(zhì)處在應力之下,從而提高了可靠

3、性;應力電壓產(chǎn)生模塊產(chǎn)生的應力電壓經(jīng)降壓模塊分別加載到MOS電容和輸出模塊;MOS電容在應力作用下加速失效,從而可預警發(fā)生的TDDB。
　　基于SMIC0.18 um CMOS工藝,利用Cadence Spectre仿真工具對所設計的TDDB失效預警電路進行仿真,結果表明:當失效預警電路處于應力狀態(tài)并未發(fā)生擊穿失效時,輸出高電平;一旦發(fā)生 TDDB失效,輸出低電平,即發(fā)出報警信號,達到了要求設計目標。所設計的TDDB失效預警電路具