1、<p><b>　　EDA技術(shù)課程設(shè)計</b></p><p><b>　　課題： 電子時鐘</b></p><p>　　系 別： 電氣與電子工程系</p><p>　　專 業(yè)： 電子信息工程</p><p><b>　　姓 名： </b><

2、;/p><p><b>　　學(xué) 號： </b></p><p><b>　　指導(dǎo)教師： </b></p><p>　　2012年6月 日</p><p><b>　　成績評定·</b></p><p>　　一、指導(dǎo)教師評語（根據(jù)學(xué)生設(shè)計報告

3、質(zhì)量、答辯情況及其平時表現(xiàn)綜合評定）。</p><p><b>　　二、課程設(shè)計評分</b></p><p>　　成績： </p><p>　　2012年 6月 日</p><p><b>　　目 錄</b></p><p><b>

4、　　一、設(shè)計目的1</b></p><p><b>　　二、設(shè)計要求1</b></p><p>　　三、總體設(shè)計方案要求1</p><p>　　1、設(shè)計的總體原理1</p><p><b>　　2、設(shè)計內(nèi)容1</b></p><p>　　四、EDA設(shè)計與

5、仿真2</p><p>　　1、秒計時器模塊2</p><p>　　2、分計數(shù)器模塊4</p><p>　　3、時計數(shù)器模塊6</p><p><b>　　4、分頻器模塊8</b></p><p>　　5、掃描電路模塊9</p><p>　　6、譯碼顯示器模塊

6、11</p><p><b>　　7、系統(tǒng)設(shè)計13</b></p><p><b>　　五、硬件實現(xiàn)16</b></p><p>　　1、硬件實現(xiàn)步驟16</p><p>　　2、硬件實現(xiàn)結(jié)果16</p><p><b>　　六、設(shè)計總結(jié)18</b&

7、gt;</p><p><b>　　七、參考文獻18</b></p><p>　　八、設(shè)計生成的電路總圖18</p><p><b>　　一、設(shè)計目的</b></p><p>　　這次課程設(shè)計主要是培養(yǎng)我們的實際動手能力及對EDA這門課程的深入的理解，增強我們對EDA程序設(shè)計流程的掌握。這個課題

8、還要求我們掌握計數(shù)器的設(shè)計，六十進制計數(shù)器和二十四進制計數(shù)器的設(shè)計方法，以及各個進制之間的連接關(guān)系。</p><p><b>　　二、設(shè)計要求</b></p><p>　　1、具有時、分、秒，計數(shù)顯示功能，以二十四時制循環(huán)計；</p><p>　　2、設(shè)置啟動、暫停開關(guān)，以滿足啟動計時和停止計時的功能；</p><p>

9、　　3、要求計時精度為0.01秒，最長時間為24H。</p><p>　　4、具有時間設(shè)置（清零、調(diào)節(jié)小時和分功能）和鬧鐘功能；（擴展功能選作）</p><p>　　5、整點報時，整點報時的同時，LED燈花樣顯示或者給段動聽音樂；（擴展功能選作）</p><p>　　三、總體設(shè)計方案要求</p><p><b>　　1.設(shè)計的總體原

10、理</b></p><p>　　要實現(xiàn)一個數(shù)字時鐘系統(tǒng)，整個系統(tǒng)由主要模塊電路模塊和外部輸入輸出以及顯示模塊組成。首先分別實現(xiàn)單個模塊的功能，然后再通過級聯(lián)組合的方式實現(xiàn)對整個系統(tǒng)的設(shè)計。原理框圖如下:</p><p>　　圖3-1.總體設(shè)計框圖</p><p><b>　　2.設(shè)計內(nèi)容</b></p><p&g

11、t;　　電子時鐘主要模塊有四個,它包括脈沖信號產(chǎn)生模塊（即分頻電路）、計數(shù)模塊（計數(shù)模塊又分為秒計數(shù)模塊、分計數(shù)模塊和時計數(shù)模塊）、碼顯示模塊、復(fù)位模塊。各個模塊先用EDA技術(shù)中的VHDL語言編程仿真，再生成各個小模塊的模擬元件，再元件例化，根據(jù)設(shè)計連接電路實現(xiàn)數(shù)字電子鐘系統(tǒng)。</p><p>　　四、EDA設(shè)計及仿真（各個模塊設(shè)計程序、原理框圖及仿真波形圖）1.秒計時器（second）library ieee

12、;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity second is</p><p>　　port(clk,reset:in std_logic;</p><p>　　

13、sec1,sec2:out std_logic_vector(3 downto 0); ---------秒計數(shù)器的兩個輸出;</p><p>　　cin:out std_logic);</p><p>　　end second;</p><p>　　architecture second1 of second is</p><p>　　s

14、ignal sec1_t,sec2_t:std_logic_vector(3 downto 0); ---------秒計數(shù)器的中間信號;</p><p><b>　　begin</b></p><p>　　process(clk,reset)</p><p><b>　　begin</b></p>&l

15、t;p>　　if reset='1'then </p><p>　　sec1_t<="0000"; ----------復(fù)位信號為1時秒信號復(fù)位;</p><p>　　sec2_t<="0000";</p><p>　　

16、elsif clk'event and clk='1'then </p><p>　　if sec1_t="1001"then </p><p>　　sec1_t<="0000"; ------秒計數(shù)器的個位為9時變?yōu)?;</p><p>　　

17、if sec2_t="0101"then</p><p>　　sec2_t<="0000"; ------秒計數(shù)器的十位為5時變?yōu)?;</p><p><b>　　else</b></p><p>　　sec2_t<=sec2_t+1;

18、 -----秒計數(shù)器的十位不為5時加1; </p><p><b>　　end if;</b></p><p><b>　　else</b></p><p>　　sec1_t<=sec1_t+1; -----秒計數(shù)器的個位不為9時加1;</p>

19、;<p><b>　　end if;</b></p><p>　　if sec1_t="1001" and sec2_t="0101"then ----------當(dāng)計數(shù)器數(shù)值為59時向分為進1；</p><p>　　cin<='1';

20、---------向分進1，作為分的時鐘信號；</p><p><b>　　else</b></p><p><b>　　cin<='0';</b></p><p><b>　　end if;</b></p><p><b>　　end if;&

21、lt;/b></p><p>　　end process;</p><p>　　sec1<=sec1_t;</p><p>　　sec2<=sec2_t;</p><p>　　end second1;</p><p>　　圖4-1 秒計數(shù)器框圖</p><p>　　圖4-2

22、秒計數(shù)器時序仿真圖</p><p>　　秒計數(shù)器的波形分析：由程序及仿真波形圖可以看出該計數(shù)器是59進制計數(shù)器，當(dāng)sec1計數(shù)到9是sec2增加1，而sec1變?yōu)?，當(dāng)sec2增加到5，而且sec1為9時，sec1,sec2變?yōu)?，cin1增加1向分計數(shù)器進位，提供一個分計數(shù)器的時鐘信號。</p><p>　　2. 分計數(shù)器（minute）</p><p><

23、b>　　分同秒計時器一樣</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity minute is</p>&l

24、t;p>　　port(clk,reset:in std_logic;</p><p>　　min1,min2:out std_logic_vector(3 downto 0); --------秒計數(shù)器的兩個輸出;</p><p>　　cin1:out std_logic);</p><p>　　end minute;</p><p&g

25、t;　　architecture minute1 of minute is</p><p>　　signal min1_t, min2_t:std_logic_vector(3 downto 0);</p><p><b>　　begin</b></p><p>　　process(clk,reset)</p><p>

26、<b>　　begin</b></p><p>　　if reset='1'then</p><p>　　min1_t<="0000"; --------復(fù)位信號為1是分的信號復(fù)位為0;</p><p>　　min2_t<="0000";</

27、p><p>　　elsif clk'event and clk='1'then </p><p>　　if min1_t="1001"then </p><p>　　min1_t<="0000"; --------分計數(shù)器的個位為9時變?yōu)?;</

28、p><p>　　if min2_t="0101"then</p><p>　　min2_t<="0000"; --------分計數(shù)器的個位為5時變?yōu)?;</p><p><b>　　else</b></p><p>　　min2_t<= min

29、2_t+1; --------分計數(shù)器的十位不為5時加1; </p><p><b>　　end if;</b></p><p><b>　　else</b></p><p>　　min1_t<= min1_t+1; --------分計數(shù)器的個位不為9

30、時加1;</p><p><b>　　end if;</b></p><p>　　if min1_t="1001" and min2_t="0101"then -----計數(shù)器的值到59是向時進1；</p><p>　　cin1<='1'; -

31、-----向時的進位，相當(dāng)于時的時鐘信號； </p><p><b>　　else</b></p><p>　　cin1<='0';</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p>

32、;<p>　　end process;</p><p>　　min1<=min1_t; ----------把中間信號的值付給分信號;</p><p>　　min2<=min2_t;</p><p>　　end minute1;</p><p>　　圖4-3 分計數(shù)器的

33、原理框圖</p><p>　　圖4-4 分計數(shù)器的時序仿真波形圖</p><p>　　圖4-5 分計數(shù)器程序錯誤顯示圖</p><p>　　分計數(shù)器波形分析：在剛開始的仿真時，程序出現(xiàn)了一點的錯誤，引起錯誤的原因是min 1,min 2這兩個信號的聲明是錯誤的，正確的聲明方法是min1,min2。經(jīng)過改正后程序是正確的，正確的波形顯示該計數(shù)器和秒計數(shù)器是59進制計數(shù)

34、器，當(dāng)min1計數(shù)到9是min2增加1，而min1變?yōu)?，當(dāng)min2增加到5，且min1增加到9時，min1，min2變?yōu)?，cin2增加1向時計數(shù)器進位，提供一個時計數(shù)器的時鐘信號。</p><p>　　3. 時計時器（hour）</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</

35、p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity hour is</p><p>　　port (clk,reset:in std_logic;</p><p>　　hour1,hour2:out std_logic_vector(3 downto 0)); ------時計數(shù)器

36、的兩個輸出信號</p><p><b>　　end hour;</b></p><p>　　architecture hour1 of hour is</p><p>　　signal hour1_t,hour2_t:std_logic_vector(3 downto 0);</p><p><b>　　beg

37、in</b></p><p>　　process(clk,reset)</p><p><b>　　begin</b></p><p>　　if reset='1'then</p><p>　　hour1_t<="0000";</p><p>

38、　　hour2_t<="0000";</p><p>　　elsif clk'event and clk='1'then</p><p>　　if hour1_t="0011" and hour2_t="0010"then </p><p>　　hour1_t<=&q

39、uot;0000"; ---------當(dāng)時計數(shù)器的值達到23是，當(dāng)分秒計數(shù)器都到59時時計數(shù)器變?yōu)?；</p><p>　　hour2_t<="0000";</p><p><b>　　else</b></p><p>　　if hour1_t="0011"then

40、 </p><p>　　hour1_t<="0000"; --------當(dāng)時計數(shù)器的個位為3時值變?yōu)?;</p><p>　　if hour2_t="0010"then</p><p>　　hour2_t<="0000"; --------當(dāng)時計數(shù)器的個位變2

41、時值變?yōu)?;</p><p><b>　　else</b></p><p>　　hour2_t<=hour2_t+1; --------當(dāng)時計數(shù)器的十位不為2時值加1;</p><p><b>　　end if;</b></p><p><b>　　else</b>&

42、lt;/p><p>　　hour1_t<=hour1_t+1; --------當(dāng)時計數(shù)器的個位不為3時值加1;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p><b>　　end if;</

43、b></p><p>　　end process;</p><p>　　hour1<=hour1_t;</p><p>　　hour2<=hour2_t;</p><p>　　end hour1;</p><p>　　圖4-6 時計數(shù)器原理框圖</p><p>　　圖4-7 時

44、計數(shù)器時序仿真波形圖</p><p>　　時波形圖分析：由程序及時序仿真波形圖可以知道該時計數(shù)器是二十四進制計數(shù)器，當(dāng)hour1計數(shù)到3是hour2增加1，而hour1變?yōu)?，當(dāng)hour2增加到2,且hour1增加到3時，hour2變?yōu)?，hour1也變?yōu)?。</p><p>　　4. 分頻器（freq_divider）</p><p>　　library IEEE

45、; </p><p>　　use IEEE.std_logic_1164.all;</p><p>　　use IEEE.std_logic_arith.all;</p><p>　　use IEEE.std_logic_unsigned.all;</p><p>　　entity freq_divider is</p><

46、;p>　　port (reset,clk : in STD_LOGIC;</p><p>　　Q: out STD_LOGIC);</p><p>　　end freq_divider;</p><p>　　architecture freq_divider1 of freq_divider is</p><p>　　signal co

47、unt50 : integer range 0 to 49;</p><p>　　signal out1:std_logic;</p><p><b>　　begin</b></p><p>　　process (reset,clk)</p><p><b>　　begin</b></p>

48、;<p>　　if reset='1' then count50<=0;</p><p>　　elsif clk'event and clk='1'then</p><p>　　count50<= count50 + 1 ; -----當(dāng)時鐘周期小于50是信號來時加1;</p><p>　　out

49、1<= out1;</p><p>　　if count50=49 then </p><p>　　count50<=0;-------50個時鐘周期后計數(shù)器清零;</p><p>　　out1<=not out1; -------當(dāng)時鐘周期達到50是輸出信號反相,即有高電平變低電平或有低電平變高電平;</p>&l

50、t;p><b>　　end if ;</b></p><p><b>　　end if;</b></p><p>　　Q<= out1; -------把中間信號的值賦給總輸出;</p><p>　　end process;</p><p&

51、gt;　　end freq_divider1;</p><p>　　圖4-8 分頻器的原理框圖</p><p>　　圖4-9 分頻器的時序仿真波形圖</p><p>　　圖4-10 分頻器程序錯誤顯示圖</p><p>　　分頻器波形分析：在第一次仿真是顯示程序是錯誤的，進過更改及調(diào)試程序正確了，由程序及時序仿真圖可以知道該分頻器是100倍

52、分頻，由于該設(shè)計的目的是設(shè)計一個數(shù)字電子鐘，可知時鐘需要一個1s的時鐘信號，必須用到分頻器，該分頻器的時鐘信號的周期是100ns，經(jīng)過三次次100倍分頻，可以得到1s的時鐘信號。也就是說在這個程序中要用到三個這樣的分頻器。</p><p><b>　　5、掃描模塊源程序</b></p><p>　　library ieee;</p><p>　

53、　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity mux6 is</p><p>　　port(clkscan,reset:in std_logic;</p><p>　　in1,in2,in3,in4,in5,i

54、n6:in std_logic_vector(3 downto 0);</p><p>　　BT:out std_logic_vector(7 downto 0);------顯示控制信號輸出</p><p>　　A:out std_logic_vector(3 downto 0));-------數(shù)碼管顯示數(shù)值輸出</p><p><b>　　end m

55、ux6;</b></p><p>　　architecture mux60 of mux6 is</p><p>　　signal cnt8:std_logic_vector(2 downto 0);</p><p><b>　　begin</b></p><p>　　process(clkscan,res

56、et)</p><p><b>　　begin</b></p><p>　　if reset='1'then</p><p>　　cnt8<="000";-------異步復(fù)位</p><p>　　elsif clkscan'event and clkscan='

57、1'then----------檢測時鐘上升沿</p><p>　　if cnt8="111"then</p><p>　　cnt8<="000";</p><p><b>　　else</b></p><p>　　cnt8<= cnt8+1；---------

58、六進制計數(shù)器</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　process(cnt8)</p><p><b>　　begin</b&g

59、t;</p><p>　　case cnt8 is</p><p>　　when "000" => BT <= "00000001" ; A <=in1;</p><p>　　when "001" => BT <= "00000010" ; A <

60、;=in2; </p><p>　　when "010" => BT <= "00000100" ; A <=in3;</p><p>　　when "011" => BT <= "00001000" ; A <=in4;</p><p>　　wh

61、en "100" => BT <= "00010000" ; A <=in5;</p><p>　　when “101”=> BT <= "00100000" ; A <=in6;</p><p>　　when “110”=> BT <= "01000000";

62、A<=“0000” ；</p><p>　　when “111”=> BT <= "10000000"；A<=“0000” ； ----------數(shù)據(jù)選擇輸出</p><p>　　end case ; </p><p>　　end process;</p><p>　　end m

63、ux60;</p><p>　　圖4-11 多路復(fù)用器的原理框圖</p><p>　　圖4-12 多路復(fù)用器的時序仿真波形圖</p><p>　　波形圖的分析：由以上的程序和波形圖可以看出來，當(dāng)sel=0時，多路復(fù)用器選擇的是in1，當(dāng)sel=1時選擇的是in2，當(dāng)sel=2是選擇的是in3，當(dāng)sel=3時選擇的是in4，當(dāng)sel=5時選擇的是in5.</p&

64、gt;<p>　　6. 譯碼顯示模塊的VHDL程序（yima.vhd）</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　entity yima is</p><p>　　port(BT:in std_logic_vector(3 d

65、ownto 0);</p><p>　　LED7:out std_logic_vector(6 downto 0));</p><p><b>　　end yima;</b></p><p>　　architecture behav of yima is</p><p><b>　　begin</b>

66、;</p><p>　　process(BT)</p><p><b>　　begin</b></p><p>　　case BT is </p><p>　　when "0000"=> LED7<="1111110";</p><p>　　wh

67、en "0001"=> LED7<="0110000";</p><p>　　when "0010"=> LED7<="1101101";</p><p>　　when "0011"=> LED7<="1111001";</p&g

68、t;<p>　　when "0100"=> LED7<="0110011";</p><p>　　when "0101"=> LED7<="1011011";</p><p>　　when "0110"=> LED7<="10111

69、11";</p><p>　　when "0111"=> LED7<="1110010";</p><p>　　when "1000"=> LED7<="1111111";</p><p>　　when "1001"=> LED

70、7<="1111011";</p><p>　　when others=> LED7<="0000000";</p><p><b>　　end case;</b></p><p>　　end process;</p><p>　　end behav;</p

71、><p>　　圖4-13 譯碼顯示電路的原理框圖</p><p>　　圖4-16 譯碼顯示電路的時序仿真波形圖</p><p>　　7、系統(tǒng)設(shè)計 將上述5個程序作為底層文件，存放在同一個文件夾中，然后按下面的圖將這幾個文件連接起來，并用元件例化語句編寫頂層文件的程序，</p><p>　　如下:總程序（前面的分模塊程序省略，下面只寫了原件例化

72、得程序）</p><p>　　------------------my_components.vhd(package)------------------</p><p>　　library IEEE; </p><p>　　use IEEE.std_logic_1164.all;</p><p>　　use IEEE.std_logic_a

73、rith.all;</p><p>　　use IEEE.std_logic_unsigned.all;</p><p>　　------------------------------------------------------------</p><p>　　package my_components is</p><p>　　---

74、-------------------------------------------------</p><p>　　component second is</p><p>　　port(clk,reset:in std_logic;</p><p>　　sec1,sec2:out std_logic_vector(3 downto 0);</p>

75、<p>　　cin:out std_logic);</p><p>　　end component;</p><p>　　-----------------------------------------------------</p><p>　　component minute is</p><p>　　port(clk,res

76、et:in std_logic;</p><p>　　min1,min2:out std_logic_vector(3 downto 0);</p><p>　　cin1:out std_logic);</p><p>　　end component;</p><p>　　-----------------------------------

77、---------------------</p><p>　　component hour is</p><p>　　port (clk,reset:in std_logic;</p><p>　　hour1,hour2:out std_logic_vector(3 downto 0));</p><p>　　end component;&

78、lt;/p><p>　　----------------------------------------------------------</p><p>　　component freq_divider is</p><p>　　port (reset,clk : in STD_LOGIC;</p><p>　　Q: out STD_LOG

79、IC);</p><p>　　end component;</p><p>　　--------------------------------------------------------</p><p>　　component mux6 is</p><p>　　port(clkscan,reset:in std_logic;</

80、p><p>　　in1,in2,in3,in4,in5,in6:in std_logic_vector(3 downto 0);</p><p>　　BT:out std_logic_vector(7 downto 0);</p><p>　　A:out std_logic_vector(3 downto 0));</p><p>　　end c

81、omponent;</p><p>　　---------------------------------------------------------</p><p>　　component yima is</p><p>　　port(BT1:in std_logic_vector(3 downto 0);</p><p>　　LED7

82、:out std_logic_vector(6 downto 0));</p><p>　　end component;</p><p>　　---------------------------------------------------------</p><p>　　end my_components;</p><p>　　----

83、-----------------------------------------------------</p><p>　　------------------time-----------------------------------</p><p>　　library IEEE; </p><p>　　use IEEE.std_logic_1164.all

84、;</p><p>　　use IEEE.std_logic_arith.all;</p><p>　　use IEEE.std_logic_unsigned.all;</p><p>　　use work.my_components.all;</p><p>　　---------------------------------------

85、------------------</p><p>　　entity time is</p><p>　　port(clk,clkscan,reset:in std_logic;</p><p>　　LED7:out std_logic_vector(6 downto 0);</p><p>　　BT:out std_logic_vecto

86、r(7 downto 0));</p><p><b>　　end time;</b></p><p>　　---------------------------------------------------------</p><p>　　architecture structural of time is</p><p

87、>　　signal x3,x4,x5:std_logic;</p><p>　　signal x6,x7,x8,x9,x10,x11,x12:std_logic_vector(3 downto 0);</p><p><b>　　begin </b></p><p>　　u1:component second port map (x3,r

88、eset,x6,x7,x4);</p><p>　　u2:component minute port map (x4,reset,x8,x9,x5);</p><p>　　u3:component hour port map(x5,reset,x10,x11);</p><p>　　u4:component freq_divider port map(clk,res

89、et,x3);</p><p>　　u5:component mux6 port map(clkscan,reset,x6,x7,x8,x9,x10,x11,BT,x12);</p><p>　　u6:component yima port map(x12,LED7);</p><p>　　end structural;</p><p>　　

90、----------------------------------------------------------</p><p>　　圖4-17 總程序的時序仿真波形圖</p><p>　　程序仿真波形圖分析：在這個程序中兩個時鐘信號clk,clkscan是不同頻率的，clk時鐘信號控制秒計數(shù)器，它的周期是100ns，而clkscan控制著整個程序，它的頻率可以是任意設(shè)定的。</

91、p><p><b>　　五、硬件實現(xiàn) </b></p><p><b>　　1、給出硬件實現(xiàn)</b></p><p><b>　　實驗步驟：</b></p><p>　?、糯蜷_QuartusⅡ9.0軟件，建立進程，進程的名字和程序的名字相同；</p><p>

92、;　?、拼蜷_新建選擇VHDL File,然后把程序輸入進去；</p><p>　?、潜４嫖募c擊軟件頁面上方的編譯按鍵進行編譯；</p><p>　?、染幾g成功后，進行軟件仿真，點擊File選擇Vector Waveform File,然后點擊鼠標(biāo)右鍵選inset node or bus鍵，把腳碼輸入進去，再進行腳碼設(shè)定；</p><p>　?、扇缓蟊４妫c擊Ass

93、igment中的settings選擇時序仿真，進行程序的時序仿真；</p><p>　?、蕰r序仿真成功后，點擊上方Assigment Editor鍵進行腳碼鎖定；腳碼鎖定中我們用了模式六。</p><p>　　圖5-1 腳碼鎖定圖</p><p><b>　　2.硬件仿真結(jié)果</b></p><p>　　在這次設(shè)計中剛開

94、始由于種種原因我們的硬件仿真結(jié)果沒能夠正常的顯示出來,經(jīng)多次的努力我們修改了程序后,最終仿真結(jié)果顯示是正確的。下面我照了一些我們仿真的硬件結(jié)果,如下圖所示:</p><p>　　圖5-2 硬件仿真結(jié)果圖示一</p><p>　　圖5-3 硬件仿真結(jié)果圖示二</p><p>　　圖5-4 硬件仿真結(jié)果圖示三</p><p>　　圖5-5

95、 硬件仿真結(jié)果圖示四</p><p><b>　　六、設(shè)計總結(jié)</b></p><p>　　在這次設(shè)計過程中，我們在老師的指導(dǎo)下對VHDL這門課程逐步加深了了解，但是在設(shè)計中遇到很多問題，其中在程序設(shè)計方面的問題在我們查閱資料后的到了解決，在程序軟件的實現(xiàn)過程中所遇到的問題最后也得到了圓滿的解答，但是在程序最后的硬件仿真過程中遇到的問題還是沒能夠得到解決，這也是這次課

96、程設(shè)計中的遺憾之處。</p><p>　　計數(shù)器的設(shè)計并不困難，就是用了三個計數(shù)器，其中秒和分計數(shù)器是六十進制計數(shù)器，時計數(shù)器是二十四計數(shù)器，并且秒和分各有一個進位端，秒到59時向分進一位，分到59時向時進一位，這個設(shè)計中的主要問題是時分秒與一碼電路的連接，在這里我們用到了動態(tài)掃描電路，在腳碼鎖定時我們用了模式六,但是結(jié)果不理想,這次設(shè)計的硬件仿真結(jié)果不理想。</p><p>　　經(jīng)過這次

97、課程設(shè)計我還得到了一點感想,無論我們做什么事情都要懂得團結(jié),在生活中我們自己的力量是極其薄弱的,有時候只有我們大家團結(jié)一致才能攻克所有困難,戰(zhàn)無不勝。 </p><p><b>　　七．參考文獻</b></p><p>　　⑴ 百度文庫，基于EDA的數(shù)字電子鐘的實現(xiàn);</p><p>　　⑵ Volnei A.Pedroni.VHDL 數(shù)字電