1、數(shù)據(jù)采集系統(tǒng)是信號(hào)與信息處理系統(tǒng)的重要組成部分,隨著信息技術(shù)和高速互聯(lián)技術(shù)的飛速發(fā)展,人們面臨的信號(hào)處理任務(wù)越來(lái)越繁重,數(shù)字信號(hào)處理的速度和精度也越來(lái)越高,對(duì)高速數(shù)據(jù)采集卡研究的重要性日益凸顯。而要解決高分辨率、高精度等問(wèn)題,對(duì)存儲(chǔ)設(shè)備的讀寫速度、高速ADC技術(shù)指標(biāo)要求必然會(huì)提高。因此,本文提出的一種基于FPGA的高速數(shù)據(jù)采集技術(shù)應(yīng)運(yùn)而生。
　　FPGA靈活的配置與驗(yàn)證設(shè)計(jì)方法,豐富的IP核資源,大大簡(jiǎn)化了對(duì)DDR II SDRA

2、M讀寫和以太網(wǎng)MAC協(xié)議層,給設(shè)計(jì)帶來(lái)了便利。本文解決方案以FPGA器件為核心,DDR II SDRAM做為存儲(chǔ)設(shè)備,14-bit高精度ADC作為核心模數(shù)轉(zhuǎn)換芯片,使用以太網(wǎng)技術(shù)作為數(shù)據(jù)傳輸協(xié)議的高速數(shù)據(jù)采集卡解決方案。模擬前端高速電路的設(shè)計(jì)中,根據(jù)技術(shù)指標(biāo)要求提出合理的設(shè)計(jì)方案,經(jīng)過(guò)核心器件對(duì)比選型、電路原理框圖設(shè)計(jì)、最終設(shè)計(jì)出各模塊原理圖。設(shè)計(jì)中更多的考慮了在輸入電壓范圍較大的情況下如何保證傳輸阻抗匹配等要求。數(shù)據(jù)采集卡的核心控制芯